SAME54P20A Test Project
Data Structures | Macros
wdt.h File Reference

Component description for WDT. More...

Go to the source code of this file.

Data Structures

union  WDT_CTRLA_Type
 
union  WDT_CONFIG_Type
 
union  WDT_EWCTRL_Type
 
union  WDT_INTENCLR_Type
 
union  WDT_INTENSET_Type
 
union  WDT_INTFLAG_Type
 
union  WDT_SYNCBUSY_Type
 
union  WDT_CLEAR_Type
 
struct  Wdt
 WDT hardware registers. More...
 

Macros

#define WDT_U2251
 
#define REV_WDT   0x110
 
#define WDT_CTRLA_OFFSET   0x0
 (WDT_CTRLA offset) Control
 
#define WDT_CTRLA_RESETVALUE   _U_(0x00)
 (WDT_CTRLA reset_value) Control
 
#define WDT_CTRLA_ENABLE_Pos   1
 (WDT_CTRLA) Enable
 
#define WDT_CTRLA_ENABLE   (_U_(0x1) << WDT_CTRLA_ENABLE_Pos)
 
#define WDT_CTRLA_WEN_Pos   2
 (WDT_CTRLA) Watchdog Timer Window Mode Enable
 
#define WDT_CTRLA_WEN   (_U_(0x1) << WDT_CTRLA_WEN_Pos)
 
#define WDT_CTRLA_ALWAYSON_Pos   7
 (WDT_CTRLA) Always-On
 
#define WDT_CTRLA_ALWAYSON   (_U_(0x1) << WDT_CTRLA_ALWAYSON_Pos)
 
#define WDT_CTRLA_MASK   _U_(0x86)
 (WDT_CTRLA) MASK Register
 
#define WDT_CONFIG_OFFSET   0x1
 (WDT_CONFIG offset) Configuration
 
#define WDT_CONFIG_RESETVALUE   _U_(0xBB)
 (WDT_CONFIG reset_value) Configuration
 
#define WDT_CONFIG_PER_Pos   0
 (WDT_CONFIG) Time-Out Period
 
#define WDT_CONFIG_PER_Msk   (_U_(0xF) << WDT_CONFIG_PER_Pos)
 
#define WDT_CONFIG_PER(value)   (WDT_CONFIG_PER_Msk & ((value) << WDT_CONFIG_PER_Pos))
 
#define WDT_CONFIG_PER_CYC8_Val   _U_(0x0)
 (WDT_CONFIG) 8 clock cycles
 
#define WDT_CONFIG_PER_CYC16_Val   _U_(0x1)
 (WDT_CONFIG) 16 clock cycles
 
#define WDT_CONFIG_PER_CYC32_Val   _U_(0x2)
 (WDT_CONFIG) 32 clock cycles
 
#define WDT_CONFIG_PER_CYC64_Val   _U_(0x3)
 (WDT_CONFIG) 64 clock cycles
 
#define WDT_CONFIG_PER_CYC128_Val   _U_(0x4)
 (WDT_CONFIG) 128 clock cycles
 
#define WDT_CONFIG_PER_CYC256_Val   _U_(0x5)
 (WDT_CONFIG) 256 clock cycles
 
#define WDT_CONFIG_PER_CYC512_Val   _U_(0x6)
 (WDT_CONFIG) 512 clock cycles
 
#define WDT_CONFIG_PER_CYC1024_Val   _U_(0x7)
 (WDT_CONFIG) 1024 clock cycles
 
#define WDT_CONFIG_PER_CYC2048_Val   _U_(0x8)
 (WDT_CONFIG) 2048 clock cycles
 
#define WDT_CONFIG_PER_CYC4096_Val   _U_(0x9)
 (WDT_CONFIG) 4096 clock cycles
 
#define WDT_CONFIG_PER_CYC8192_Val   _U_(0xA)
 (WDT_CONFIG) 8192 clock cycles
 
#define WDT_CONFIG_PER_CYC16384_Val   _U_(0xB)
 (WDT_CONFIG) 16384 clock cycles
 
#define WDT_CONFIG_PER_CYC8   (WDT_CONFIG_PER_CYC8_Val << WDT_CONFIG_PER_Pos)
 
#define WDT_CONFIG_PER_CYC16   (WDT_CONFIG_PER_CYC16_Val << WDT_CONFIG_PER_Pos)
 
#define WDT_CONFIG_PER_CYC32   (WDT_CONFIG_PER_CYC32_Val << WDT_CONFIG_PER_Pos)
 
#define WDT_CONFIG_PER_CYC64   (WDT_CONFIG_PER_CYC64_Val << WDT_CONFIG_PER_Pos)
 
#define WDT_CONFIG_PER_CYC128   (WDT_CONFIG_PER_CYC128_Val << WDT_CONFIG_PER_Pos)
 
#define WDT_CONFIG_PER_CYC256   (WDT_CONFIG_PER_CYC256_Val << WDT_CONFIG_PER_Pos)
 
#define WDT_CONFIG_PER_CYC512   (WDT_CONFIG_PER_CYC512_Val << WDT_CONFIG_PER_Pos)
 
#define WDT_CONFIG_PER_CYC1024   (WDT_CONFIG_PER_CYC1024_Val << WDT_CONFIG_PER_Pos)
 
#define WDT_CONFIG_PER_CYC2048   (WDT_CONFIG_PER_CYC2048_Val << WDT_CONFIG_PER_Pos)
 
#define WDT_CONFIG_PER_CYC4096   (WDT_CONFIG_PER_CYC4096_Val << WDT_CONFIG_PER_Pos)
 
#define WDT_CONFIG_PER_CYC8192   (WDT_CONFIG_PER_CYC8192_Val << WDT_CONFIG_PER_Pos)
 
#define WDT_CONFIG_PER_CYC16384   (WDT_CONFIG_PER_CYC16384_Val << WDT_CONFIG_PER_Pos)
 
#define WDT_CONFIG_WINDOW_Pos   4
 (WDT_CONFIG) Window Mode Time-Out Period
 
#define WDT_CONFIG_WINDOW_Msk   (_U_(0xF) << WDT_CONFIG_WINDOW_Pos)
 
#define WDT_CONFIG_WINDOW(value)   (WDT_CONFIG_WINDOW_Msk & ((value) << WDT_CONFIG_WINDOW_Pos))
 
#define WDT_CONFIG_WINDOW_CYC8_Val   _U_(0x0)
 (WDT_CONFIG) 8 clock cycles
 
#define WDT_CONFIG_WINDOW_CYC16_Val   _U_(0x1)
 (WDT_CONFIG) 16 clock cycles
 
#define WDT_CONFIG_WINDOW_CYC32_Val   _U_(0x2)
 (WDT_CONFIG) 32 clock cycles
 
#define WDT_CONFIG_WINDOW_CYC64_Val   _U_(0x3)
 (WDT_CONFIG) 64 clock cycles
 
#define WDT_CONFIG_WINDOW_CYC128_Val   _U_(0x4)
 (WDT_CONFIG) 128 clock cycles
 
#define WDT_CONFIG_WINDOW_CYC256_Val   _U_(0x5)
 (WDT_CONFIG) 256 clock cycles
 
#define WDT_CONFIG_WINDOW_CYC512_Val   _U_(0x6)
 (WDT_CONFIG) 512 clock cycles
 
#define WDT_CONFIG_WINDOW_CYC1024_Val   _U_(0x7)
 (WDT_CONFIG) 1024 clock cycles
 
#define WDT_CONFIG_WINDOW_CYC2048_Val   _U_(0x8)
 (WDT_CONFIG) 2048 clock cycles
 
#define WDT_CONFIG_WINDOW_CYC4096_Val   _U_(0x9)
 (WDT_CONFIG) 4096 clock cycles
 
#define WDT_CONFIG_WINDOW_CYC8192_Val   _U_(0xA)
 (WDT_CONFIG) 8192 clock cycles
 
#define WDT_CONFIG_WINDOW_CYC16384_Val   _U_(0xB)
 (WDT_CONFIG) 16384 clock cycles
 
#define WDT_CONFIG_WINDOW_CYC8   (WDT_CONFIG_WINDOW_CYC8_Val << WDT_CONFIG_WINDOW_Pos)
 
#define WDT_CONFIG_WINDOW_CYC16   (WDT_CONFIG_WINDOW_CYC16_Val << WDT_CONFIG_WINDOW_Pos)
 
#define WDT_CONFIG_WINDOW_CYC32   (WDT_CONFIG_WINDOW_CYC32_Val << WDT_CONFIG_WINDOW_Pos)
 
#define WDT_CONFIG_WINDOW_CYC64   (WDT_CONFIG_WINDOW_CYC64_Val << WDT_CONFIG_WINDOW_Pos)
 
#define WDT_CONFIG_WINDOW_CYC128   (WDT_CONFIG_WINDOW_CYC128_Val << WDT_CONFIG_WINDOW_Pos)
 
#define WDT_CONFIG_WINDOW_CYC256   (WDT_CONFIG_WINDOW_CYC256_Val << WDT_CONFIG_WINDOW_Pos)
 
#define WDT_CONFIG_WINDOW_CYC512   (WDT_CONFIG_WINDOW_CYC512_Val << WDT_CONFIG_WINDOW_Pos)
 
#define WDT_CONFIG_WINDOW_CYC1024   (WDT_CONFIG_WINDOW_CYC1024_Val << WDT_CONFIG_WINDOW_Pos)
 
#define WDT_CONFIG_WINDOW_CYC2048   (WDT_CONFIG_WINDOW_CYC2048_Val << WDT_CONFIG_WINDOW_Pos)
 
#define WDT_CONFIG_WINDOW_CYC4096   (WDT_CONFIG_WINDOW_CYC4096_Val << WDT_CONFIG_WINDOW_Pos)
 
#define WDT_CONFIG_WINDOW_CYC8192   (WDT_CONFIG_WINDOW_CYC8192_Val << WDT_CONFIG_WINDOW_Pos)
 
#define WDT_CONFIG_WINDOW_CYC16384   (WDT_CONFIG_WINDOW_CYC16384_Val << WDT_CONFIG_WINDOW_Pos)
 
#define WDT_CONFIG_MASK   _U_(0xFF)
 (WDT_CONFIG) MASK Register
 
#define WDT_EWCTRL_OFFSET   0x2
 (WDT_EWCTRL offset) Early Warning Interrupt Control
 
#define WDT_EWCTRL_RESETVALUE   _U_(0x0B)
 (WDT_EWCTRL reset_value) Early Warning Interrupt Control
 
#define WDT_EWCTRL_EWOFFSET_Pos   0
 (WDT_EWCTRL) Early Warning Interrupt Time Offset
 
#define WDT_EWCTRL_EWOFFSET_Msk   (_U_(0xF) << WDT_EWCTRL_EWOFFSET_Pos)
 
#define WDT_EWCTRL_EWOFFSET(value)   (WDT_EWCTRL_EWOFFSET_Msk & ((value) << WDT_EWCTRL_EWOFFSET_Pos))
 
#define WDT_EWCTRL_EWOFFSET_CYC8_Val   _U_(0x0)
 (WDT_EWCTRL) 8 clock cycles
 
#define WDT_EWCTRL_EWOFFSET_CYC16_Val   _U_(0x1)
 (WDT_EWCTRL) 16 clock cycles
 
#define WDT_EWCTRL_EWOFFSET_CYC32_Val   _U_(0x2)
 (WDT_EWCTRL) 32 clock cycles
 
#define WDT_EWCTRL_EWOFFSET_CYC64_Val   _U_(0x3)
 (WDT_EWCTRL) 64 clock cycles
 
#define WDT_EWCTRL_EWOFFSET_CYC128_Val   _U_(0x4)
 (WDT_EWCTRL) 128 clock cycles
 
#define WDT_EWCTRL_EWOFFSET_CYC256_Val   _U_(0x5)
 (WDT_EWCTRL) 256 clock cycles
 
#define WDT_EWCTRL_EWOFFSET_CYC512_Val   _U_(0x6)
 (WDT_EWCTRL) 512 clock cycles
 
#define WDT_EWCTRL_EWOFFSET_CYC1024_Val   _U_(0x7)
 (WDT_EWCTRL) 1024 clock cycles
 
#define WDT_EWCTRL_EWOFFSET_CYC2048_Val   _U_(0x8)
 (WDT_EWCTRL) 2048 clock cycles
 
#define WDT_EWCTRL_EWOFFSET_CYC4096_Val   _U_(0x9)
 (WDT_EWCTRL) 4096 clock cycles
 
#define WDT_EWCTRL_EWOFFSET_CYC8192_Val   _U_(0xA)
 (WDT_EWCTRL) 8192 clock cycles
 
#define WDT_EWCTRL_EWOFFSET_CYC16384_Val   _U_(0xB)
 (WDT_EWCTRL) 16384 clock cycles
 
#define WDT_EWCTRL_EWOFFSET_CYC8   (WDT_EWCTRL_EWOFFSET_CYC8_Val << WDT_EWCTRL_EWOFFSET_Pos)
 
#define WDT_EWCTRL_EWOFFSET_CYC16   (WDT_EWCTRL_EWOFFSET_CYC16_Val << WDT_EWCTRL_EWOFFSET_Pos)
 
#define WDT_EWCTRL_EWOFFSET_CYC32   (WDT_EWCTRL_EWOFFSET_CYC32_Val << WDT_EWCTRL_EWOFFSET_Pos)
 
#define WDT_EWCTRL_EWOFFSET_CYC64   (WDT_EWCTRL_EWOFFSET_CYC64_Val << WDT_EWCTRL_EWOFFSET_Pos)
 
#define WDT_EWCTRL_EWOFFSET_CYC128   (WDT_EWCTRL_EWOFFSET_CYC128_Val << WDT_EWCTRL_EWOFFSET_Pos)
 
#define WDT_EWCTRL_EWOFFSET_CYC256   (WDT_EWCTRL_EWOFFSET_CYC256_Val << WDT_EWCTRL_EWOFFSET_Pos)
 
#define WDT_EWCTRL_EWOFFSET_CYC512   (WDT_EWCTRL_EWOFFSET_CYC512_Val << WDT_EWCTRL_EWOFFSET_Pos)
 
#define WDT_EWCTRL_EWOFFSET_CYC1024   (WDT_EWCTRL_EWOFFSET_CYC1024_Val << WDT_EWCTRL_EWOFFSET_Pos)
 
#define WDT_EWCTRL_EWOFFSET_CYC2048   (WDT_EWCTRL_EWOFFSET_CYC2048_Val << WDT_EWCTRL_EWOFFSET_Pos)
 
#define WDT_EWCTRL_EWOFFSET_CYC4096   (WDT_EWCTRL_EWOFFSET_CYC4096_Val << WDT_EWCTRL_EWOFFSET_Pos)
 
#define WDT_EWCTRL_EWOFFSET_CYC8192   (WDT_EWCTRL_EWOFFSET_CYC8192_Val << WDT_EWCTRL_EWOFFSET_Pos)
 
#define WDT_EWCTRL_EWOFFSET_CYC16384   (WDT_EWCTRL_EWOFFSET_CYC16384_Val << WDT_EWCTRL_EWOFFSET_Pos)
 
#define WDT_EWCTRL_MASK   _U_(0x0F)
 (WDT_EWCTRL) MASK Register
 
#define WDT_INTENCLR_OFFSET   0x4
 (WDT_INTENCLR offset) Interrupt Enable Clear
 
#define WDT_INTENCLR_RESETVALUE   _U_(0x00)
 (WDT_INTENCLR reset_value) Interrupt Enable Clear
 
#define WDT_INTENCLR_EW_Pos   0
 (WDT_INTENCLR) Early Warning Interrupt Enable
 
#define WDT_INTENCLR_EW   (_U_(0x1) << WDT_INTENCLR_EW_Pos)
 
#define WDT_INTENCLR_MASK   _U_(0x01)
 (WDT_INTENCLR) MASK Register
 
#define WDT_INTENSET_OFFSET   0x5
 (WDT_INTENSET offset) Interrupt Enable Set
 
#define WDT_INTENSET_RESETVALUE   _U_(0x00)
 (WDT_INTENSET reset_value) Interrupt Enable Set
 
#define WDT_INTENSET_EW_Pos   0
 (WDT_INTENSET) Early Warning Interrupt Enable
 
#define WDT_INTENSET_EW   (_U_(0x1) << WDT_INTENSET_EW_Pos)
 
#define WDT_INTENSET_MASK   _U_(0x01)
 (WDT_INTENSET) MASK Register
 
#define WDT_INTFLAG_OFFSET   0x6
 (WDT_INTFLAG offset) Interrupt Flag Status and Clear
 
#define WDT_INTFLAG_RESETVALUE   _U_(0x00)
 (WDT_INTFLAG reset_value) Interrupt Flag Status and Clear
 
#define WDT_INTFLAG_EW_Pos   0
 (WDT_INTFLAG) Early Warning
 
#define WDT_INTFLAG_EW   (_U_(0x1) << WDT_INTFLAG_EW_Pos)
 
#define WDT_INTFLAG_MASK   _U_(0x01)
 (WDT_INTFLAG) MASK Register
 
#define WDT_SYNCBUSY_OFFSET   0x8
 (WDT_SYNCBUSY offset) Synchronization Busy
 
#define WDT_SYNCBUSY_RESETVALUE   _U_(0x00000000)
 (WDT_SYNCBUSY reset_value) Synchronization Busy
 
#define WDT_SYNCBUSY_ENABLE_Pos   1
 (WDT_SYNCBUSY) Enable Synchronization Busy
 
#define WDT_SYNCBUSY_ENABLE   (_U_(0x1) << WDT_SYNCBUSY_ENABLE_Pos)
 
#define WDT_SYNCBUSY_WEN_Pos   2
 (WDT_SYNCBUSY) Window Enable Synchronization Busy
 
#define WDT_SYNCBUSY_WEN   (_U_(0x1) << WDT_SYNCBUSY_WEN_Pos)
 
#define WDT_SYNCBUSY_ALWAYSON_Pos   3
 (WDT_SYNCBUSY) Always-On Synchronization Busy
 
#define WDT_SYNCBUSY_ALWAYSON   (_U_(0x1) << WDT_SYNCBUSY_ALWAYSON_Pos)
 
#define WDT_SYNCBUSY_CLEAR_Pos   4
 (WDT_SYNCBUSY) Clear Synchronization Busy
 
#define WDT_SYNCBUSY_CLEAR   (_U_(0x1) << WDT_SYNCBUSY_CLEAR_Pos)
 
#define WDT_SYNCBUSY_MASK   _U_(0x0000001E)
 (WDT_SYNCBUSY) MASK Register
 
#define WDT_CLEAR_OFFSET   0xC
 (WDT_CLEAR offset) Clear
 
#define WDT_CLEAR_RESETVALUE   _U_(0x00)
 (WDT_CLEAR reset_value) Clear
 
#define WDT_CLEAR_CLEAR_Pos   0
 (WDT_CLEAR) Watchdog Clear
 
#define WDT_CLEAR_CLEAR_Msk   (_U_(0xFF) << WDT_CLEAR_CLEAR_Pos)
 
#define WDT_CLEAR_CLEAR(value)   (WDT_CLEAR_CLEAR_Msk & ((value) << WDT_CLEAR_CLEAR_Pos))
 
#define WDT_CLEAR_CLEAR_KEY_Val   _U_(0xA5)
 (WDT_CLEAR) Clear Key
 
#define WDT_CLEAR_CLEAR_KEY   (WDT_CLEAR_CLEAR_KEY_Val << WDT_CLEAR_CLEAR_Pos)
 
#define WDT_CLEAR_MASK   _U_(0xFF)
 (WDT_CLEAR) MASK Register
 

Detailed Description

Component description for WDT.

Copyright (c) 2019 Microchip Technology Inc.

\asf_license_start

Definition in file wdt.h.

Generated by doxygen 1.8.20