SAME54P20A Test Project
Data Structures | Macros
pac.h File Reference

Component description for PAC. More...

Go to the source code of this file.

Data Structures

union  PAC_WRCTRL_Type
 
union  PAC_EVCTRL_Type
 
union  PAC_INTENCLR_Type
 
union  PAC_INTENSET_Type
 
union  PAC_INTFLAGAHB_Type
 
union  PAC_INTFLAGA_Type
 
union  PAC_INTFLAGB_Type
 
union  PAC_INTFLAGC_Type
 
union  PAC_INTFLAGD_Type
 
union  PAC_STATUSA_Type
 
union  PAC_STATUSB_Type
 
union  PAC_STATUSC_Type
 
union  PAC_STATUSD_Type
 
struct  Pac
 PAC hardware registers. More...
 

Macros

#define PAC_U2120
 
#define REV_PAC   0x120
 
#define PAC_WRCTRL_OFFSET   0x00
 (PAC_WRCTRL offset) Write control
 
#define PAC_WRCTRL_RESETVALUE   _U_(0x00000000)
 (PAC_WRCTRL reset_value) Write control
 
#define PAC_WRCTRL_PERID_Pos   0
 (PAC_WRCTRL) Peripheral identifier
 
#define PAC_WRCTRL_PERID_Msk   (_U_(0xFFFF) << PAC_WRCTRL_PERID_Pos)
 
#define PAC_WRCTRL_PERID(value)   (PAC_WRCTRL_PERID_Msk & ((value) << PAC_WRCTRL_PERID_Pos))
 
#define PAC_WRCTRL_KEY_Pos   16
 (PAC_WRCTRL) Peripheral access control key
 
#define PAC_WRCTRL_KEY_Msk   (_U_(0xFF) << PAC_WRCTRL_KEY_Pos)
 
#define PAC_WRCTRL_KEY(value)   (PAC_WRCTRL_KEY_Msk & ((value) << PAC_WRCTRL_KEY_Pos))
 
#define PAC_WRCTRL_KEY_OFF_Val   _U_(0x0)
 (PAC_WRCTRL) No action
 
#define PAC_WRCTRL_KEY_CLR_Val   _U_(0x1)
 (PAC_WRCTRL) Clear protection
 
#define PAC_WRCTRL_KEY_SET_Val   _U_(0x2)
 (PAC_WRCTRL) Set protection
 
#define PAC_WRCTRL_KEY_SETLCK_Val   _U_(0x3)
 (PAC_WRCTRL) Set and lock protection
 
#define PAC_WRCTRL_KEY_OFF   (PAC_WRCTRL_KEY_OFF_Val << PAC_WRCTRL_KEY_Pos)
 
#define PAC_WRCTRL_KEY_CLR   (PAC_WRCTRL_KEY_CLR_Val << PAC_WRCTRL_KEY_Pos)
 
#define PAC_WRCTRL_KEY_SET   (PAC_WRCTRL_KEY_SET_Val << PAC_WRCTRL_KEY_Pos)
 
#define PAC_WRCTRL_KEY_SETLCK   (PAC_WRCTRL_KEY_SETLCK_Val << PAC_WRCTRL_KEY_Pos)
 
#define PAC_WRCTRL_MASK   _U_(0x00FFFFFF)
 (PAC_WRCTRL) MASK Register
 
#define PAC_EVCTRL_OFFSET   0x04
 (PAC_EVCTRL offset) Event control
 
#define PAC_EVCTRL_RESETVALUE   _U_(0x00)
 (PAC_EVCTRL reset_value) Event control
 
#define PAC_EVCTRL_ERREO_Pos   0
 (PAC_EVCTRL) Peripheral acess error event output
 
#define PAC_EVCTRL_ERREO   (_U_(0x1) << PAC_EVCTRL_ERREO_Pos)
 
#define PAC_EVCTRL_MASK   _U_(0x01)
 (PAC_EVCTRL) MASK Register
 
#define PAC_INTENCLR_OFFSET   0x08
 (PAC_INTENCLR offset) Interrupt enable clear
 
#define PAC_INTENCLR_RESETVALUE   _U_(0x00)
 (PAC_INTENCLR reset_value) Interrupt enable clear
 
#define PAC_INTENCLR_ERR_Pos   0
 (PAC_INTENCLR) Peripheral access error interrupt disable
 
#define PAC_INTENCLR_ERR   (_U_(0x1) << PAC_INTENCLR_ERR_Pos)
 
#define PAC_INTENCLR_MASK   _U_(0x01)
 (PAC_INTENCLR) MASK Register
 
#define PAC_INTENSET_OFFSET   0x09
 (PAC_INTENSET offset) Interrupt enable set
 
#define PAC_INTENSET_RESETVALUE   _U_(0x00)
 (PAC_INTENSET reset_value) Interrupt enable set
 
#define PAC_INTENSET_ERR_Pos   0
 (PAC_INTENSET) Peripheral access error interrupt enable
 
#define PAC_INTENSET_ERR   (_U_(0x1) << PAC_INTENSET_ERR_Pos)
 
#define PAC_INTENSET_MASK   _U_(0x01)
 (PAC_INTENSET) MASK Register
 
#define PAC_INTFLAGAHB_OFFSET   0x10
 (PAC_INTFLAGAHB offset) Bridge interrupt flag status
 
#define PAC_INTFLAGAHB_RESETVALUE   _U_(0x00000000)
 (PAC_INTFLAGAHB reset_value) Bridge interrupt flag status
 
#define PAC_INTFLAGAHB_FLASH_Pos   0
 (PAC_INTFLAGAHB) FLASH
 
#define PAC_INTFLAGAHB_FLASH   (_U_(0x1) << PAC_INTFLAGAHB_FLASH_Pos)
 
#define PAC_INTFLAGAHB_FLASH_ALT_Pos   1
 (PAC_INTFLAGAHB) FLASH_ALT
 
#define PAC_INTFLAGAHB_FLASH_ALT   (_U_(0x1) << PAC_INTFLAGAHB_FLASH_ALT_Pos)
 
#define PAC_INTFLAGAHB_SEEPROM_Pos   2
 (PAC_INTFLAGAHB) SEEPROM
 
#define PAC_INTFLAGAHB_SEEPROM   (_U_(0x1) << PAC_INTFLAGAHB_SEEPROM_Pos)
 
#define PAC_INTFLAGAHB_RAMCM4S_Pos   3
 (PAC_INTFLAGAHB) RAMCM4S
 
#define PAC_INTFLAGAHB_RAMCM4S   (_U_(0x1) << PAC_INTFLAGAHB_RAMCM4S_Pos)
 
#define PAC_INTFLAGAHB_RAMPPPDSU_Pos   4
 (PAC_INTFLAGAHB) RAMPPPDSU
 
#define PAC_INTFLAGAHB_RAMPPPDSU   (_U_(0x1) << PAC_INTFLAGAHB_RAMPPPDSU_Pos)
 
#define PAC_INTFLAGAHB_RAMDMAWR_Pos   5
 (PAC_INTFLAGAHB) RAMDMAWR
 
#define PAC_INTFLAGAHB_RAMDMAWR   (_U_(0x1) << PAC_INTFLAGAHB_RAMDMAWR_Pos)
 
#define PAC_INTFLAGAHB_RAMDMACICM_Pos   6
 (PAC_INTFLAGAHB) RAMDMACICM
 
#define PAC_INTFLAGAHB_RAMDMACICM   (_U_(0x1) << PAC_INTFLAGAHB_RAMDMACICM_Pos)
 
#define PAC_INTFLAGAHB_HPB0_Pos   7
 (PAC_INTFLAGAHB) HPB0
 
#define PAC_INTFLAGAHB_HPB0   (_U_(0x1) << PAC_INTFLAGAHB_HPB0_Pos)
 
#define PAC_INTFLAGAHB_HPB1_Pos   8
 (PAC_INTFLAGAHB) HPB1
 
#define PAC_INTFLAGAHB_HPB1   (_U_(0x1) << PAC_INTFLAGAHB_HPB1_Pos)
 
#define PAC_INTFLAGAHB_HPB2_Pos   9
 (PAC_INTFLAGAHB) HPB2
 
#define PAC_INTFLAGAHB_HPB2   (_U_(0x1) << PAC_INTFLAGAHB_HPB2_Pos)
 
#define PAC_INTFLAGAHB_HPB3_Pos   10
 (PAC_INTFLAGAHB) HPB3
 
#define PAC_INTFLAGAHB_HPB3   (_U_(0x1) << PAC_INTFLAGAHB_HPB3_Pos)
 
#define PAC_INTFLAGAHB_PUKCC_Pos   11
 (PAC_INTFLAGAHB) PUKCC
 
#define PAC_INTFLAGAHB_PUKCC   (_U_(0x1) << PAC_INTFLAGAHB_PUKCC_Pos)
 
#define PAC_INTFLAGAHB_SDHC0_Pos   12
 (PAC_INTFLAGAHB) SDHC0
 
#define PAC_INTFLAGAHB_SDHC0   (_U_(0x1) << PAC_INTFLAGAHB_SDHC0_Pos)
 
#define PAC_INTFLAGAHB_SDHC1_Pos   13
 (PAC_INTFLAGAHB) SDHC1
 
#define PAC_INTFLAGAHB_SDHC1   (_U_(0x1) << PAC_INTFLAGAHB_SDHC1_Pos)
 
#define PAC_INTFLAGAHB_QSPI_Pos   14
 (PAC_INTFLAGAHB) QSPI
 
#define PAC_INTFLAGAHB_QSPI   (_U_(0x1) << PAC_INTFLAGAHB_QSPI_Pos)
 
#define PAC_INTFLAGAHB_BKUPRAM_Pos   15
 (PAC_INTFLAGAHB) BKUPRAM
 
#define PAC_INTFLAGAHB_BKUPRAM   (_U_(0x1) << PAC_INTFLAGAHB_BKUPRAM_Pos)
 
#define PAC_INTFLAGAHB_MASK   _U_(0x0000FFFF)
 (PAC_INTFLAGAHB) MASK Register
 
#define PAC_INTFLAGA_OFFSET   0x14
 (PAC_INTFLAGA offset) Peripheral interrupt flag status - Bridge A
 
#define PAC_INTFLAGA_RESETVALUE   _U_(0x00000000)
 (PAC_INTFLAGA reset_value) Peripheral interrupt flag status - Bridge A
 
#define PAC_INTFLAGA_PAC_Pos   0
 (PAC_INTFLAGA) PAC
 
#define PAC_INTFLAGA_PAC   (_U_(0x1) << PAC_INTFLAGA_PAC_Pos)
 
#define PAC_INTFLAGA_PM_Pos   1
 (PAC_INTFLAGA) PM
 
#define PAC_INTFLAGA_PM   (_U_(0x1) << PAC_INTFLAGA_PM_Pos)
 
#define PAC_INTFLAGA_MCLK_Pos   2
 (PAC_INTFLAGA) MCLK
 
#define PAC_INTFLAGA_MCLK   (_U_(0x1) << PAC_INTFLAGA_MCLK_Pos)
 
#define PAC_INTFLAGA_RSTC_Pos   3
 (PAC_INTFLAGA) RSTC
 
#define PAC_INTFLAGA_RSTC   (_U_(0x1) << PAC_INTFLAGA_RSTC_Pos)
 
#define PAC_INTFLAGA_OSCCTRL_Pos   4
 (PAC_INTFLAGA) OSCCTRL
 
#define PAC_INTFLAGA_OSCCTRL   (_U_(0x1) << PAC_INTFLAGA_OSCCTRL_Pos)
 
#define PAC_INTFLAGA_OSC32KCTRL_Pos   5
 (PAC_INTFLAGA) OSC32KCTRL
 
#define PAC_INTFLAGA_OSC32KCTRL   (_U_(0x1) << PAC_INTFLAGA_OSC32KCTRL_Pos)
 
#define PAC_INTFLAGA_SUPC_Pos   6
 (PAC_INTFLAGA) SUPC
 
#define PAC_INTFLAGA_SUPC   (_U_(0x1) << PAC_INTFLAGA_SUPC_Pos)
 
#define PAC_INTFLAGA_GCLK_Pos   7
 (PAC_INTFLAGA) GCLK
 
#define PAC_INTFLAGA_GCLK   (_U_(0x1) << PAC_INTFLAGA_GCLK_Pos)
 
#define PAC_INTFLAGA_WDT_Pos   8
 (PAC_INTFLAGA) WDT
 
#define PAC_INTFLAGA_WDT   (_U_(0x1) << PAC_INTFLAGA_WDT_Pos)
 
#define PAC_INTFLAGA_RTC_Pos   9
 (PAC_INTFLAGA) RTC
 
#define PAC_INTFLAGA_RTC   (_U_(0x1) << PAC_INTFLAGA_RTC_Pos)
 
#define PAC_INTFLAGA_EIC_Pos   10
 (PAC_INTFLAGA) EIC
 
#define PAC_INTFLAGA_EIC   (_U_(0x1) << PAC_INTFLAGA_EIC_Pos)
 
#define PAC_INTFLAGA_FREQM_Pos   11
 (PAC_INTFLAGA) FREQM
 
#define PAC_INTFLAGA_FREQM   (_U_(0x1) << PAC_INTFLAGA_FREQM_Pos)
 
#define PAC_INTFLAGA_SERCOM0_Pos   12
 (PAC_INTFLAGA) SERCOM0
 
#define PAC_INTFLAGA_SERCOM0   (_U_(0x1) << PAC_INTFLAGA_SERCOM0_Pos)
 
#define PAC_INTFLAGA_SERCOM1_Pos   13
 (PAC_INTFLAGA) SERCOM1
 
#define PAC_INTFLAGA_SERCOM1   (_U_(0x1) << PAC_INTFLAGA_SERCOM1_Pos)
 
#define PAC_INTFLAGA_TC0_Pos   14
 (PAC_INTFLAGA) TC0
 
#define PAC_INTFLAGA_TC0   (_U_(0x1) << PAC_INTFLAGA_TC0_Pos)
 
#define PAC_INTFLAGA_TC1_Pos   15
 (PAC_INTFLAGA) TC1
 
#define PAC_INTFLAGA_TC1   (_U_(0x1) << PAC_INTFLAGA_TC1_Pos)
 
#define PAC_INTFLAGA_MASK   _U_(0x0000FFFF)
 (PAC_INTFLAGA) MASK Register
 
#define PAC_INTFLAGB_OFFSET   0x18
 (PAC_INTFLAGB offset) Peripheral interrupt flag status - Bridge B
 
#define PAC_INTFLAGB_RESETVALUE   _U_(0x00000000)
 (PAC_INTFLAGB reset_value) Peripheral interrupt flag status - Bridge B
 
#define PAC_INTFLAGB_USB_Pos   0
 (PAC_INTFLAGB) USB
 
#define PAC_INTFLAGB_USB   (_U_(0x1) << PAC_INTFLAGB_USB_Pos)
 
#define PAC_INTFLAGB_DSU_Pos   1
 (PAC_INTFLAGB) DSU
 
#define PAC_INTFLAGB_DSU   (_U_(0x1) << PAC_INTFLAGB_DSU_Pos)
 
#define PAC_INTFLAGB_NVMCTRL_Pos   2
 (PAC_INTFLAGB) NVMCTRL
 
#define PAC_INTFLAGB_NVMCTRL   (_U_(0x1) << PAC_INTFLAGB_NVMCTRL_Pos)
 
#define PAC_INTFLAGB_CMCC_Pos   3
 (PAC_INTFLAGB) CMCC
 
#define PAC_INTFLAGB_CMCC   (_U_(0x1) << PAC_INTFLAGB_CMCC_Pos)
 
#define PAC_INTFLAGB_PORT_Pos   4
 (PAC_INTFLAGB) PORT
 
#define PAC_INTFLAGB_PORT   (_U_(0x1) << PAC_INTFLAGB_PORT_Pos)
 
#define PAC_INTFLAGB_DMAC_Pos   5
 (PAC_INTFLAGB) DMAC
 
#define PAC_INTFLAGB_DMAC   (_U_(0x1) << PAC_INTFLAGB_DMAC_Pos)
 
#define PAC_INTFLAGB_HMATRIX_Pos   6
 (PAC_INTFLAGB) HMATRIX
 
#define PAC_INTFLAGB_HMATRIX   (_U_(0x1) << PAC_INTFLAGB_HMATRIX_Pos)
 
#define PAC_INTFLAGB_EVSYS_Pos   7
 (PAC_INTFLAGB) EVSYS
 
#define PAC_INTFLAGB_EVSYS   (_U_(0x1) << PAC_INTFLAGB_EVSYS_Pos)
 
#define PAC_INTFLAGB_SERCOM2_Pos   9
 (PAC_INTFLAGB) SERCOM2
 
#define PAC_INTFLAGB_SERCOM2   (_U_(0x1) << PAC_INTFLAGB_SERCOM2_Pos)
 
#define PAC_INTFLAGB_SERCOM3_Pos   10
 (PAC_INTFLAGB) SERCOM3
 
#define PAC_INTFLAGB_SERCOM3   (_U_(0x1) << PAC_INTFLAGB_SERCOM3_Pos)
 
#define PAC_INTFLAGB_TCC0_Pos   11
 (PAC_INTFLAGB) TCC0
 
#define PAC_INTFLAGB_TCC0   (_U_(0x1) << PAC_INTFLAGB_TCC0_Pos)
 
#define PAC_INTFLAGB_TCC1_Pos   12
 (PAC_INTFLAGB) TCC1
 
#define PAC_INTFLAGB_TCC1   (_U_(0x1) << PAC_INTFLAGB_TCC1_Pos)
 
#define PAC_INTFLAGB_TC2_Pos   13
 (PAC_INTFLAGB) TC2
 
#define PAC_INTFLAGB_TC2   (_U_(0x1) << PAC_INTFLAGB_TC2_Pos)
 
#define PAC_INTFLAGB_TC3_Pos   14
 (PAC_INTFLAGB) TC3
 
#define PAC_INTFLAGB_TC3   (_U_(0x1) << PAC_INTFLAGB_TC3_Pos)
 
#define PAC_INTFLAGB_RAMECC_Pos   16
 (PAC_INTFLAGB) RAMECC
 
#define PAC_INTFLAGB_RAMECC   (_U_(0x1) << PAC_INTFLAGB_RAMECC_Pos)
 
#define PAC_INTFLAGB_MASK   _U_(0x00017EFF)
 (PAC_INTFLAGB) MASK Register
 
#define PAC_INTFLAGC_OFFSET   0x1C
 (PAC_INTFLAGC offset) Peripheral interrupt flag status - Bridge C
 
#define PAC_INTFLAGC_RESETVALUE   _U_(0x00000000)
 (PAC_INTFLAGC reset_value) Peripheral interrupt flag status - Bridge C
 
#define PAC_INTFLAGC_CAN0_Pos   0
 (PAC_INTFLAGC) CAN0
 
#define PAC_INTFLAGC_CAN0   (_U_(0x1) << PAC_INTFLAGC_CAN0_Pos)
 
#define PAC_INTFLAGC_CAN1_Pos   1
 (PAC_INTFLAGC) CAN1
 
#define PAC_INTFLAGC_CAN1   (_U_(0x1) << PAC_INTFLAGC_CAN1_Pos)
 
#define PAC_INTFLAGC_GMAC_Pos   2
 (PAC_INTFLAGC) GMAC
 
#define PAC_INTFLAGC_GMAC   (_U_(0x1) << PAC_INTFLAGC_GMAC_Pos)
 
#define PAC_INTFLAGC_TCC2_Pos   3
 (PAC_INTFLAGC) TCC2
 
#define PAC_INTFLAGC_TCC2   (_U_(0x1) << PAC_INTFLAGC_TCC2_Pos)
 
#define PAC_INTFLAGC_TCC3_Pos   4
 (PAC_INTFLAGC) TCC3
 
#define PAC_INTFLAGC_TCC3   (_U_(0x1) << PAC_INTFLAGC_TCC3_Pos)
 
#define PAC_INTFLAGC_TC4_Pos   5
 (PAC_INTFLAGC) TC4
 
#define PAC_INTFLAGC_TC4   (_U_(0x1) << PAC_INTFLAGC_TC4_Pos)
 
#define PAC_INTFLAGC_TC5_Pos   6
 (PAC_INTFLAGC) TC5
 
#define PAC_INTFLAGC_TC5   (_U_(0x1) << PAC_INTFLAGC_TC5_Pos)
 
#define PAC_INTFLAGC_PDEC_Pos   7
 (PAC_INTFLAGC) PDEC
 
#define PAC_INTFLAGC_PDEC   (_U_(0x1) << PAC_INTFLAGC_PDEC_Pos)
 
#define PAC_INTFLAGC_AC_Pos   8
 (PAC_INTFLAGC) AC
 
#define PAC_INTFLAGC_AC   (_U_(0x1) << PAC_INTFLAGC_AC_Pos)
 
#define PAC_INTFLAGC_AES_Pos   9
 (PAC_INTFLAGC) AES
 
#define PAC_INTFLAGC_AES   (_U_(0x1) << PAC_INTFLAGC_AES_Pos)
 
#define PAC_INTFLAGC_TRNG_Pos   10
 (PAC_INTFLAGC) TRNG
 
#define PAC_INTFLAGC_TRNG   (_U_(0x1) << PAC_INTFLAGC_TRNG_Pos)
 
#define PAC_INTFLAGC_ICM_Pos   11
 (PAC_INTFLAGC) ICM
 
#define PAC_INTFLAGC_ICM   (_U_(0x1) << PAC_INTFLAGC_ICM_Pos)
 
#define PAC_INTFLAGC_PUKCC_Pos   12
 (PAC_INTFLAGC) PUKCC
 
#define PAC_INTFLAGC_PUKCC   (_U_(0x1) << PAC_INTFLAGC_PUKCC_Pos)
 
#define PAC_INTFLAGC_QSPI_Pos   13
 (PAC_INTFLAGC) QSPI
 
#define PAC_INTFLAGC_QSPI   (_U_(0x1) << PAC_INTFLAGC_QSPI_Pos)
 
#define PAC_INTFLAGC_CCL_Pos   14
 (PAC_INTFLAGC) CCL
 
#define PAC_INTFLAGC_CCL   (_U_(0x1) << PAC_INTFLAGC_CCL_Pos)
 
#define PAC_INTFLAGC_MASK   _U_(0x00007FFF)
 (PAC_INTFLAGC) MASK Register
 
#define PAC_INTFLAGD_OFFSET   0x20
 (PAC_INTFLAGD offset) Peripheral interrupt flag status - Bridge D
 
#define PAC_INTFLAGD_RESETVALUE   _U_(0x00000000)
 (PAC_INTFLAGD reset_value) Peripheral interrupt flag status - Bridge D
 
#define PAC_INTFLAGD_SERCOM4_Pos   0
 (PAC_INTFLAGD) SERCOM4
 
#define PAC_INTFLAGD_SERCOM4   (_U_(0x1) << PAC_INTFLAGD_SERCOM4_Pos)
 
#define PAC_INTFLAGD_SERCOM5_Pos   1
 (PAC_INTFLAGD) SERCOM5
 
#define PAC_INTFLAGD_SERCOM5   (_U_(0x1) << PAC_INTFLAGD_SERCOM5_Pos)
 
#define PAC_INTFLAGD_SERCOM6_Pos   2
 (PAC_INTFLAGD) SERCOM6
 
#define PAC_INTFLAGD_SERCOM6   (_U_(0x1) << PAC_INTFLAGD_SERCOM6_Pos)
 
#define PAC_INTFLAGD_SERCOM7_Pos   3
 (PAC_INTFLAGD) SERCOM7
 
#define PAC_INTFLAGD_SERCOM7   (_U_(0x1) << PAC_INTFLAGD_SERCOM7_Pos)
 
#define PAC_INTFLAGD_TCC4_Pos   4
 (PAC_INTFLAGD) TCC4
 
#define PAC_INTFLAGD_TCC4   (_U_(0x1) << PAC_INTFLAGD_TCC4_Pos)
 
#define PAC_INTFLAGD_TC6_Pos   5
 (PAC_INTFLAGD) TC6
 
#define PAC_INTFLAGD_TC6   (_U_(0x1) << PAC_INTFLAGD_TC6_Pos)
 
#define PAC_INTFLAGD_TC7_Pos   6
 (PAC_INTFLAGD) TC7
 
#define PAC_INTFLAGD_TC7   (_U_(0x1) << PAC_INTFLAGD_TC7_Pos)
 
#define PAC_INTFLAGD_ADC0_Pos   7
 (PAC_INTFLAGD) ADC0
 
#define PAC_INTFLAGD_ADC0   (_U_(0x1) << PAC_INTFLAGD_ADC0_Pos)
 
#define PAC_INTFLAGD_ADC1_Pos   8
 (PAC_INTFLAGD) ADC1
 
#define PAC_INTFLAGD_ADC1   (_U_(0x1) << PAC_INTFLAGD_ADC1_Pos)
 
#define PAC_INTFLAGD_DAC_Pos   9
 (PAC_INTFLAGD) DAC
 
#define PAC_INTFLAGD_DAC   (_U_(0x1) << PAC_INTFLAGD_DAC_Pos)
 
#define PAC_INTFLAGD_I2S_Pos   10
 (PAC_INTFLAGD) I2S
 
#define PAC_INTFLAGD_I2S   (_U_(0x1) << PAC_INTFLAGD_I2S_Pos)
 
#define PAC_INTFLAGD_PCC_Pos   11
 (PAC_INTFLAGD) PCC
 
#define PAC_INTFLAGD_PCC   (_U_(0x1) << PAC_INTFLAGD_PCC_Pos)
 
#define PAC_INTFLAGD_MASK   _U_(0x00000FFF)
 (PAC_INTFLAGD) MASK Register
 
#define PAC_STATUSA_OFFSET   0x34
 (PAC_STATUSA offset) Peripheral write protection status - Bridge A
 
#define PAC_STATUSA_RESETVALUE   _U_(0x00010000)
 (PAC_STATUSA reset_value) Peripheral write protection status - Bridge A
 
#define PAC_STATUSA_PAC_Pos   0
 (PAC_STATUSA) PAC APB Protect Enable
 
#define PAC_STATUSA_PAC   (_U_(0x1) << PAC_STATUSA_PAC_Pos)
 
#define PAC_STATUSA_PM_Pos   1
 (PAC_STATUSA) PM APB Protect Enable
 
#define PAC_STATUSA_PM   (_U_(0x1) << PAC_STATUSA_PM_Pos)
 
#define PAC_STATUSA_MCLK_Pos   2
 (PAC_STATUSA) MCLK APB Protect Enable
 
#define PAC_STATUSA_MCLK   (_U_(0x1) << PAC_STATUSA_MCLK_Pos)
 
#define PAC_STATUSA_RSTC_Pos   3
 (PAC_STATUSA) RSTC APB Protect Enable
 
#define PAC_STATUSA_RSTC   (_U_(0x1) << PAC_STATUSA_RSTC_Pos)
 
#define PAC_STATUSA_OSCCTRL_Pos   4
 (PAC_STATUSA) OSCCTRL APB Protect Enable
 
#define PAC_STATUSA_OSCCTRL   (_U_(0x1) << PAC_STATUSA_OSCCTRL_Pos)
 
#define PAC_STATUSA_OSC32KCTRL_Pos   5
 (PAC_STATUSA) OSC32KCTRL APB Protect Enable
 
#define PAC_STATUSA_OSC32KCTRL   (_U_(0x1) << PAC_STATUSA_OSC32KCTRL_Pos)
 
#define PAC_STATUSA_SUPC_Pos   6
 (PAC_STATUSA) SUPC APB Protect Enable
 
#define PAC_STATUSA_SUPC   (_U_(0x1) << PAC_STATUSA_SUPC_Pos)
 
#define PAC_STATUSA_GCLK_Pos   7
 (PAC_STATUSA) GCLK APB Protect Enable
 
#define PAC_STATUSA_GCLK   (_U_(0x1) << PAC_STATUSA_GCLK_Pos)
 
#define PAC_STATUSA_WDT_Pos   8
 (PAC_STATUSA) WDT APB Protect Enable
 
#define PAC_STATUSA_WDT   (_U_(0x1) << PAC_STATUSA_WDT_Pos)
 
#define PAC_STATUSA_RTC_Pos   9
 (PAC_STATUSA) RTC APB Protect Enable
 
#define PAC_STATUSA_RTC   (_U_(0x1) << PAC_STATUSA_RTC_Pos)
 
#define PAC_STATUSA_EIC_Pos   10
 (PAC_STATUSA) EIC APB Protect Enable
 
#define PAC_STATUSA_EIC   (_U_(0x1) << PAC_STATUSA_EIC_Pos)
 
#define PAC_STATUSA_FREQM_Pos   11
 (PAC_STATUSA) FREQM APB Protect Enable
 
#define PAC_STATUSA_FREQM   (_U_(0x1) << PAC_STATUSA_FREQM_Pos)
 
#define PAC_STATUSA_SERCOM0_Pos   12
 (PAC_STATUSA) SERCOM0 APB Protect Enable
 
#define PAC_STATUSA_SERCOM0   (_U_(0x1) << PAC_STATUSA_SERCOM0_Pos)
 
#define PAC_STATUSA_SERCOM1_Pos   13
 (PAC_STATUSA) SERCOM1 APB Protect Enable
 
#define PAC_STATUSA_SERCOM1   (_U_(0x1) << PAC_STATUSA_SERCOM1_Pos)
 
#define PAC_STATUSA_TC0_Pos   14
 (PAC_STATUSA) TC0 APB Protect Enable
 
#define PAC_STATUSA_TC0   (_U_(0x1) << PAC_STATUSA_TC0_Pos)
 
#define PAC_STATUSA_TC1_Pos   15
 (PAC_STATUSA) TC1 APB Protect Enable
 
#define PAC_STATUSA_TC1   (_U_(0x1) << PAC_STATUSA_TC1_Pos)
 
#define PAC_STATUSA_MASK   _U_(0x0000FFFF)
 (PAC_STATUSA) MASK Register
 
#define PAC_STATUSB_OFFSET   0x38
 (PAC_STATUSB offset) Peripheral write protection status - Bridge B
 
#define PAC_STATUSB_RESETVALUE   _U_(0x00000002)
 (PAC_STATUSB reset_value) Peripheral write protection status - Bridge B
 
#define PAC_STATUSB_USB_Pos   0
 (PAC_STATUSB) USB APB Protect Enable
 
#define PAC_STATUSB_USB   (_U_(0x1) << PAC_STATUSB_USB_Pos)
 
#define PAC_STATUSB_DSU_Pos   1
 (PAC_STATUSB) DSU APB Protect Enable
 
#define PAC_STATUSB_DSU   (_U_(0x1) << PAC_STATUSB_DSU_Pos)
 
#define PAC_STATUSB_NVMCTRL_Pos   2
 (PAC_STATUSB) NVMCTRL APB Protect Enable
 
#define PAC_STATUSB_NVMCTRL   (_U_(0x1) << PAC_STATUSB_NVMCTRL_Pos)
 
#define PAC_STATUSB_CMCC_Pos   3
 (PAC_STATUSB) CMCC APB Protect Enable
 
#define PAC_STATUSB_CMCC   (_U_(0x1) << PAC_STATUSB_CMCC_Pos)
 
#define PAC_STATUSB_PORT_Pos   4
 (PAC_STATUSB) PORT APB Protect Enable
 
#define PAC_STATUSB_PORT   (_U_(0x1) << PAC_STATUSB_PORT_Pos)
 
#define PAC_STATUSB_DMAC_Pos   5
 (PAC_STATUSB) DMAC APB Protect Enable
 
#define PAC_STATUSB_DMAC   (_U_(0x1) << PAC_STATUSB_DMAC_Pos)
 
#define PAC_STATUSB_HMATRIX_Pos   6
 (PAC_STATUSB) HMATRIX APB Protect Enable
 
#define PAC_STATUSB_HMATRIX   (_U_(0x1) << PAC_STATUSB_HMATRIX_Pos)
 
#define PAC_STATUSB_EVSYS_Pos   7
 (PAC_STATUSB) EVSYS APB Protect Enable
 
#define PAC_STATUSB_EVSYS   (_U_(0x1) << PAC_STATUSB_EVSYS_Pos)
 
#define PAC_STATUSB_SERCOM2_Pos   9
 (PAC_STATUSB) SERCOM2 APB Protect Enable
 
#define PAC_STATUSB_SERCOM2   (_U_(0x1) << PAC_STATUSB_SERCOM2_Pos)
 
#define PAC_STATUSB_SERCOM3_Pos   10
 (PAC_STATUSB) SERCOM3 APB Protect Enable
 
#define PAC_STATUSB_SERCOM3   (_U_(0x1) << PAC_STATUSB_SERCOM3_Pos)
 
#define PAC_STATUSB_TCC0_Pos   11
 (PAC_STATUSB) TCC0 APB Protect Enable
 
#define PAC_STATUSB_TCC0   (_U_(0x1) << PAC_STATUSB_TCC0_Pos)
 
#define PAC_STATUSB_TCC1_Pos   12
 (PAC_STATUSB) TCC1 APB Protect Enable
 
#define PAC_STATUSB_TCC1   (_U_(0x1) << PAC_STATUSB_TCC1_Pos)
 
#define PAC_STATUSB_TC2_Pos   13
 (PAC_STATUSB) TC2 APB Protect Enable
 
#define PAC_STATUSB_TC2   (_U_(0x1) << PAC_STATUSB_TC2_Pos)
 
#define PAC_STATUSB_TC3_Pos   14
 (PAC_STATUSB) TC3 APB Protect Enable
 
#define PAC_STATUSB_TC3   (_U_(0x1) << PAC_STATUSB_TC3_Pos)
 
#define PAC_STATUSB_RAMECC_Pos   16
 (PAC_STATUSB) RAMECC APB Protect Enable
 
#define PAC_STATUSB_RAMECC   (_U_(0x1) << PAC_STATUSB_RAMECC_Pos)
 
#define PAC_STATUSB_MASK   _U_(0x00017EFF)
 (PAC_STATUSB) MASK Register
 
#define PAC_STATUSC_OFFSET   0x3C
 (PAC_STATUSC offset) Peripheral write protection status - Bridge C
 
#define PAC_STATUSC_RESETVALUE   _U_(0x00000000)
 (PAC_STATUSC reset_value) Peripheral write protection status - Bridge C
 
#define PAC_STATUSC_CAN0_Pos   0
 (PAC_STATUSC) CAN0 APB Protect Enable
 
#define PAC_STATUSC_CAN0   (_U_(0x1) << PAC_STATUSC_CAN0_Pos)
 
#define PAC_STATUSC_CAN1_Pos   1
 (PAC_STATUSC) CAN1 APB Protect Enable
 
#define PAC_STATUSC_CAN1   (_U_(0x1) << PAC_STATUSC_CAN1_Pos)
 
#define PAC_STATUSC_GMAC_Pos   2
 (PAC_STATUSC) GMAC APB Protect Enable
 
#define PAC_STATUSC_GMAC   (_U_(0x1) << PAC_STATUSC_GMAC_Pos)
 
#define PAC_STATUSC_TCC2_Pos   3
 (PAC_STATUSC) TCC2 APB Protect Enable
 
#define PAC_STATUSC_TCC2   (_U_(0x1) << PAC_STATUSC_TCC2_Pos)
 
#define PAC_STATUSC_TCC3_Pos   4
 (PAC_STATUSC) TCC3 APB Protect Enable
 
#define PAC_STATUSC_TCC3   (_U_(0x1) << PAC_STATUSC_TCC3_Pos)
 
#define PAC_STATUSC_TC4_Pos   5
 (PAC_STATUSC) TC4 APB Protect Enable
 
#define PAC_STATUSC_TC4   (_U_(0x1) << PAC_STATUSC_TC4_Pos)
 
#define PAC_STATUSC_TC5_Pos   6
 (PAC_STATUSC) TC5 APB Protect Enable
 
#define PAC_STATUSC_TC5   (_U_(0x1) << PAC_STATUSC_TC5_Pos)
 
#define PAC_STATUSC_PDEC_Pos   7
 (PAC_STATUSC) PDEC APB Protect Enable
 
#define PAC_STATUSC_PDEC   (_U_(0x1) << PAC_STATUSC_PDEC_Pos)
 
#define PAC_STATUSC_AC_Pos   8
 (PAC_STATUSC) AC APB Protect Enable
 
#define PAC_STATUSC_AC   (_U_(0x1) << PAC_STATUSC_AC_Pos)
 
#define PAC_STATUSC_AES_Pos   9
 (PAC_STATUSC) AES APB Protect Enable
 
#define PAC_STATUSC_AES   (_U_(0x1) << PAC_STATUSC_AES_Pos)
 
#define PAC_STATUSC_TRNG_Pos   10
 (PAC_STATUSC) TRNG APB Protect Enable
 
#define PAC_STATUSC_TRNG   (_U_(0x1) << PAC_STATUSC_TRNG_Pos)
 
#define PAC_STATUSC_ICM_Pos   11
 (PAC_STATUSC) ICM APB Protect Enable
 
#define PAC_STATUSC_ICM   (_U_(0x1) << PAC_STATUSC_ICM_Pos)
 
#define PAC_STATUSC_PUKCC_Pos   12
 (PAC_STATUSC) PUKCC APB Protect Enable
 
#define PAC_STATUSC_PUKCC   (_U_(0x1) << PAC_STATUSC_PUKCC_Pos)
 
#define PAC_STATUSC_QSPI_Pos   13
 (PAC_STATUSC) QSPI APB Protect Enable
 
#define PAC_STATUSC_QSPI   (_U_(0x1) << PAC_STATUSC_QSPI_Pos)
 
#define PAC_STATUSC_CCL_Pos   14
 (PAC_STATUSC) CCL APB Protect Enable
 
#define PAC_STATUSC_CCL   (_U_(0x1) << PAC_STATUSC_CCL_Pos)
 
#define PAC_STATUSC_MASK   _U_(0x00007FFF)
 (PAC_STATUSC) MASK Register
 
#define PAC_STATUSD_OFFSET   0x40
 (PAC_STATUSD offset) Peripheral write protection status - Bridge D
 
#define PAC_STATUSD_RESETVALUE   _U_(0x00000000)
 (PAC_STATUSD reset_value) Peripheral write protection status - Bridge D
 
#define PAC_STATUSD_SERCOM4_Pos   0
 (PAC_STATUSD) SERCOM4 APB Protect Enable
 
#define PAC_STATUSD_SERCOM4   (_U_(0x1) << PAC_STATUSD_SERCOM4_Pos)
 
#define PAC_STATUSD_SERCOM5_Pos   1
 (PAC_STATUSD) SERCOM5 APB Protect Enable
 
#define PAC_STATUSD_SERCOM5   (_U_(0x1) << PAC_STATUSD_SERCOM5_Pos)
 
#define PAC_STATUSD_SERCOM6_Pos   2
 (PAC_STATUSD) SERCOM6 APB Protect Enable
 
#define PAC_STATUSD_SERCOM6   (_U_(0x1) << PAC_STATUSD_SERCOM6_Pos)
 
#define PAC_STATUSD_SERCOM7_Pos   3
 (PAC_STATUSD) SERCOM7 APB Protect Enable
 
#define PAC_STATUSD_SERCOM7   (_U_(0x1) << PAC_STATUSD_SERCOM7_Pos)
 
#define PAC_STATUSD_TCC4_Pos   4
 (PAC_STATUSD) TCC4 APB Protect Enable
 
#define PAC_STATUSD_TCC4   (_U_(0x1) << PAC_STATUSD_TCC4_Pos)
 
#define PAC_STATUSD_TC6_Pos   5
 (PAC_STATUSD) TC6 APB Protect Enable
 
#define PAC_STATUSD_TC6   (_U_(0x1) << PAC_STATUSD_TC6_Pos)
 
#define PAC_STATUSD_TC7_Pos   6
 (PAC_STATUSD) TC7 APB Protect Enable
 
#define PAC_STATUSD_TC7   (_U_(0x1) << PAC_STATUSD_TC7_Pos)
 
#define PAC_STATUSD_ADC0_Pos   7
 (PAC_STATUSD) ADC0 APB Protect Enable
 
#define PAC_STATUSD_ADC0   (_U_(0x1) << PAC_STATUSD_ADC0_Pos)
 
#define PAC_STATUSD_ADC1_Pos   8
 (PAC_STATUSD) ADC1 APB Protect Enable
 
#define PAC_STATUSD_ADC1   (_U_(0x1) << PAC_STATUSD_ADC1_Pos)
 
#define PAC_STATUSD_DAC_Pos   9
 (PAC_STATUSD) DAC APB Protect Enable
 
#define PAC_STATUSD_DAC   (_U_(0x1) << PAC_STATUSD_DAC_Pos)
 
#define PAC_STATUSD_I2S_Pos   10
 (PAC_STATUSD) I2S APB Protect Enable
 
#define PAC_STATUSD_I2S   (_U_(0x1) << PAC_STATUSD_I2S_Pos)
 
#define PAC_STATUSD_PCC_Pos   11
 (PAC_STATUSD) PCC APB Protect Enable
 
#define PAC_STATUSD_PCC   (_U_(0x1) << PAC_STATUSD_PCC_Pos)
 
#define PAC_STATUSD_MASK   _U_(0x00000FFF)
 (PAC_STATUSD) MASK Register
 

Detailed Description

Component description for PAC.

Copyright (c) 2019 Microchip Technology Inc.

\asf_license_start

Definition in file pac.h.

Generated by doxygen 1.8.20